[전자계산기] 순서 논리 회로(Sequential Logic Circuit)

한국어

<h2 id="순서-논리-회로">순서 논리 회로</h2> <p><strong>기억 능력</strong>을 갖추면서 <strong>입력과 내부 상태의 조합</strong>에 의해 출력이 결정되는 회로</p> <p>플립플롭이나 레지스터 장치로 구성된다</p> <h3 id="플립플롭flip-flop">플립플롭(Flip-Flop)</h3> <p>순서 논리 회로를 구성하는 기본 기억 소자로 <strong>1비트를 기억</strong>할 수 있는 <strong>2진 Cell</strong>을 의미</p> <h4 id="rs-플립플롭">RS 플립플롭</h4> <p><a href="../../assets/images/electronic-calc/rs-filp-flop.png" title="https://www.electronicsengineering.nbcafe.in/rs-flip-flop/"><img src="../../assets/images/electronic-calc/rs-filp-flop.png" alt="" title="RS 플립플롭" class="align-center" /></a></p> <p>보통 NAND 게이트를 이용해서 구성</p> <p><strong>SET</strong>(<code class="language-plaintext highlighter-rouge">S</code>) <strong>단자와</strong> RESET(<code class="language-plaintext highlighter-rouge">R</code>) 단자를 갖으며, <strong>모두 1인 경우는 허용되지 않는다</strong></p> <h4 id="jk-플립플롭">JK 플립플롭</h4> <p><a href="../../assets/images/electronic-calc/jk-flip-flop.png" title="https://www.javatpoint.com/j-k-flip-flop"><img src="../../assets/images/electronic-calc/jk-flip-flop.png" alt="" title="JK 플립플롭" class="align-center" /></a></p> <p>RS 플립플롭에서 S와 R이 모두 1일 때 <strong>허용되지 않는 것을 보완</strong>해서 이것이 허용되도록 고안된 플립플롭</p> <p><strong>RS 플립플롭</strong>의 내부 상태와 입력 상태를 <strong>AND 게이트</strong>로 처리하여 입력하는 플립플롭</p> <h4 id="d-플립플롭">D 플립플롭</h4> <p><a href="../../assets/images/electronic-calc/d-flip-flop.png" title="https://www.javatpoint.com/d-flip-flop"><img src="../../assets/images/electronic-calc/d-flip-flop.png" alt="" title="D 플립플롭" class="align-center" /></a></p> <p>RS나 JK 플립플롭에서 <strong>서로 베타적인 경우만 이용</strong>되도록 고안된 플립플롭, <strong>1비트 지연 소자</strong>로 사용된다<br /> (S가 <code class="language-plaintext highlighter-rouge">0</code>이면 R은 <code class="language-plaintext highlighter-rouge">1</code>, S가 <code class="language-plaintext highlighter-rouge">1</code>이면 R은 <code class="language-plaintext highlighter-rouge">0</code>)</p> <h4 id="t-플립플롭">T 플립플롭</h4> <p><a href="../../assets/images/electronic-calc/t-flip-flop.png" title="https://www.javatpoint.com/t-flip-flop"><img src="../../assets/images/electronic-calc/t-flip-flop.png" alt="" title="T 플립플롭" class="align-center" /></a></p> <p>JK 플립플롭에서 J, K가 같은 값이 입력될 때만 이용할 수 있도록 고안된 플립플롭, <strong>토글(Toggle) 기능</strong>을 이용하고자 할 때 사용된다<br /> (J가 <code class="language-plaintext highlighter-rouge">0</code>이면 K는 <code class="language-plaintext highlighter-rouge">0</code>, J가 <code class="language-plaintext highlighter-rouge">1</code>이면 K는 <code class="language-plaintext highlighter-rouge">1</code>)</p> <h4 id="마스터-슬레이브master-slave-주종-플립플롭">마스터 슬레이브(Master-Slave, 주종) 플립플롭</h4> <p><a href="../../assets/images/electronic-calc/master-slave-flipflop.png" title="http://www.barrywatson.se/dd/dd_sr_flip_flop_master_slave.html"><img src="../../assets/images/electronic-calc/master-slave-flipflop.png" alt="" title="마스터 슬레이브 플립플롭" class="align-center" /></a></p> <p><strong>Race 현상</strong>^{<i class="fa fa-info-circle" aria-hidden="true"></i>}을 해결하기 위해 고안된 플립플롭</p> <p class="notice--success"><strong>Race 현상</strong> : 출력이 입력에 피드백되어 플립플롭의 내부 상태가 변화되면 출력 상태가 변할 때 입력도 변하게 되므로 <strong>오동작이 발생</strong>하게 되는 현상</p> <p>하나의 플립플롭(<strong>주 플립플롭</strong>)이 주인 역할을 하고, 다른 하나의 플립플롭(<strong>종 플립플롭</strong>)이 종속되어 동작하도록 두 개 이상의 플립플롭 회로를 결합한 것</p> <p>주 플립플롭은 <strong>시간 펄스가 상승</strong>할 때 동작하고, 종 플립플롭은 <strong>시간 펄스가 하강</strong>할 때 동작</p> <h3 id="카운터counter">카운터(Counter)</h3> <p>시간 펄스의 수를 카운트하거나 제어 장치에서 각종 회로의 동작을 제어하는데 사용</p> <ul> <li> <p><strong>리플 카운터(Ripple Counter)</strong><br /> 가장 기본이 되는 비동기형(Asynchronous) 카운터. 플립플롭의 수를 n이라 할 때, 2ⁿ개까지의 독립된 수 전부를 표현</p> </li> <li> <p><strong>모드 카운터(MOD Counter)</strong><br /> N개의 서로 다른 출력상태를 갖는 카운터. N개의 서로 다른 출력상태를 나타낸 후 다시 원래의 상태로 복귀해 다시 N개의 출력상태를 반복</p> </li> </ul> <h3 id="레지스터register">레지스터(Register)</h3> <p>연산에 사용될 데이터가 대기하거나 연산된 결과<strong>데이터가 임시적으로 대기</strong></p> <ul> <li> <p><strong>시프트 레지스터(Shift Register)</strong><br /> 현재 레지스터에 있는 내용을 왼쪽이나 오른쪽의 연결된 플립플롭을 <strong>1비트씩 이동</strong>시켜 <strong>밀어내기와 같은 동작을 수행</strong>하는 레지스터</p> </li> <li> <p><strong>병렬 시프트 레지스터(Parallel Shift Register)</strong><br /> N개의 비트로 구성된 레지스터의 내용을 연결된 다른 레지스터로 <strong>한 번에 이동</strong>시킬 수 있는 레지스터</p> </li> </ul>

순서 논리 회로

기억 능력을 갖추면서 입력과 내부 상태의 조합에 의해 출력이 결정되는 회로

플립플롭이나 레지스터 장치로 구성된다

플립플롭(Flip-Flop)

순서 논리 회로를 구성하는 기본 기억 소자로 1비트를 기억할 수 있는 2진 Cell을 의미

RS 플립플롭

보통 NAND 게이트를 이용해서 구성

SET(S) 단자와 RESET(R) 단자를 갖으며, 모두 1인 경우는 허용되지 않는다

JK 플립플롭

RS 플립플롭에서 S와 R이 모두 1일 때 허용되지 않는 것을 보완해서 이것이 허용되도록 고안된 플립플롭

RS 플립플롭의 내부 상태와 입력 상태를 AND 게이트로 처리하여 입력하는 플립플롭

D 플립플롭

RS나 JK 플립플롭에서 서로 베타적인 경우만 이용되도록 고안된 플립플롭, 1비트 지연 소자로 사용된다
(S가 0이면 R은 1, S가 1이면 R은 0)

T 플립플롭

JK 플립플롭에서 J, K가 같은 값이 입력될 때만 이용할 수 있도록 고안된 플립플롭, 토글(Toggle) 기능을 이용하고자 할 때 사용된다
(J가 0이면 K는 0, J가 1이면 K는 1)

마스터 슬레이브(Master-Slave, 주종) 플립플롭

Race 현상을 해결하기 위해 고안된 플립플롭

Race 현상 : 출력이 입력에 피드백되어 플립플롭의 내부 상태가 변화되면 출력 상태가 변할 때 입력도 변하게 되므로 오동작이 발생하게 되는 현상

하나의 플립플롭(주 플립플롭)이 주인 역할을 하고, 다른 하나의 플립플롭(종 플립플롭)이 종속되어 동작하도록 두 개 이상의 플립플롭 회로를 결합한 것

주 플립플롭은 시간 펄스가 상승할 때 동작하고, 종 플립플롭은 시간 펄스가 하강할 때 동작

카운터(Counter)

시간 펄스의 수를 카운트하거나 제어 장치에서 각종 회로의 동작을 제어하는데 사용

• 리플 카운터(Ripple Counter)
  가장 기본이 되는 비동기형(Asynchronous) 카운터. 플립플롭의 수를 n이라 할 때, 2ⁿ개까지의 독립된 수 전부를 표현

• 모드 카운터(MOD Counter)
  N개의 서로 다른 출력상태를 갖는 카운터. N개의 서로 다른 출력상태를 나타낸 후 다시 원래의 상태로 복귀해 다시 N개의 출력상태를 반복

레지스터(Register)

연산에 사용될 데이터가 대기하거나 연산된 결과데이터가 임시적으로 대기

• 시프트 레지스터(Shift Register)
  현재 레지스터에 있는 내용을 왼쪽이나 오른쪽의 연결된 플립플롭을 1비트씩 이동시켜 밀어내기와 같은 동작을 수행하는 레지스터

• 병렬 시프트 레지스터(Parallel Shift Register)
  N개의 비트로 구성된 레지스터의 내용을 연결된 다른 레지스터로 한 번에 이동시킬 수 있는 레지스터